Bücher von Manish Jain

This postulation represents the plan of a solitary chip Asynchronous Transfer Mode (ATM) convention switch utilizing Very Large Scale Integration (VLSl). The creators study the distinctive buffering methods utilized in the writing to take care of the conflict issue in offbeat transfer mode (ATM) exchanging structures. The gadget is then modeled in VHDL to confirm its usefulness. At long last the design of a 8x8 switch is delivered utilizing a 0.5 ¿m CMOS VLSI cycle and reenactments of that circuit show that a pinnacle throughput of 200 Mbps per yield port can be accomplished. An ATM network must oversee traffic reasonably and give viable designation of organization assets for various applications like voice, video and information and give savvy tasks comparative with the quality of service (QOS) specified by the client.

This new design is known as the High Performance (HiPer) Switch Architecture. The presentation of the engineering is reproduced utilizing a C++ model. Reenactment results for a haphazardly appropriated traffic design with a 90% likelihood of cells showing up in a schedule opening produces a Cell Loss Ratio of 1.0x 10-8 with yield buffers that can hold 64 cells. The gadget is then modeled in VHDL to confirm its usefulness. At long last the design of a 8x8 switch is delivered utilizing a 0.5 ¿m CMOS VLSI cycle and reenactments of that circuit show that a pinnacle throughput of 200 Mbps per yield port can be accomplished. An ATM network must oversee traffic reasonably and give viable designation of organization assets for various applications like voice, video and information and give savvy tasks comparative with the quality of service (QOS) specified by the client. The administration of multi-application traffic requires some traffic and clog control methodologies.

Testowanie ADC jest wän¿ czynno¿ci¿, która odgrywa g¿ówn¿ rol¿ w decydowaniu o dok¿adno¿ci systemu. Wiele aplikacji obserwuje pomiary przy u¿yciu ADC. Takie zastosowanie wi¿¿e si¿ z wysok¿ dok¿adno¿ci¿ i rozdzielczo¿ci¿, a wi¿c jest zapewnione przez zakres dynamiczny sygnäu. Warto¿ci parametrów ADC mog¿ by¿ w przysz¿o¿ci poprawione poprzez zwi¿kszenie liczby próbek, cz¿stotliwo¿ci i przesterowania. Algorytm testowy mo¿e by¿ zastosowany do analizy eksperymentalnej ADC w czasie rzeczywistym. Zmodyfikowany algorytm g¿sto¿ci kodu, który zmniejsza wp¿yw b¿¿dów na dane histogramu. Algorytm ten mo¿e osi¿gn¿¿ ten sam poziom dok¿adno¿ci co konwencjonalny algorytm g¿sto¿ci kodu, ale przy u¿yciu znacznie mniejszej liczby próbek, co oznacza krótszy czas testu i ni¿sze koszty testu. Nowa metoda jest bardzo wydajna i mo¿e by¿ stosowana w celu umo¿liwienia testowania ADC o wysokiej rozdzielczo¿ci z lepszym pokryciem oraz zmniejszenia czasu i kosztów testowania ADC o ¿redniej rozdzielczo¿ci. Ta ksi¿¿ka zostäa przet¿umaczona przy u¿yciu sztucznej inteligencji.