Bücher von Maurizio Tranchero

Ce travail introduit une approche permettant de synthétiser automatiquement les diagrammes Simulink en circuits asynchrones. Il est basé sur l'environnement de co-conception CodeSimulink, un outil développé au Politecnico di Torino capable de convertir les diagrammes Simulink en implémentations synchrones. Cet environnement a été étendu de deux manières différentes afin de l'intégrer aux flux FPGA et ASIC classiques. Le système généré avec les FPGA comme cible est basé sur une implémentation de données groupées, qui nécessite un soin particulier lors de la synthèse et du placement afin de maintenir l'exactitude du circuit. Les diagrammes Simulink sont compilés en VHDL standard et synthétisés avec des outils conventionnels fournis par les fabricants de puces. Le code obtenu est contraint à éviter les optimisations de synthèse non souhaitées et à mettre en ¿uvre la "région équipotentielle" nécessaire pour synthétiser des conceptions correctes et autosynchronisées. L'implémentation de l'ASIC utilise l'environnement de conception intemporelle de Handshake Solutions, une chaîne d'outils commerciaux capable de synthétiser les spécifications de Haste en logique asynchrone. Des tests expérimentaux ont montré de bons résultats en générant des circuits plus petits même que le code écrit à la main.

Niniejsza praca przedstawia podej¿cie do automatycznej syntezy diagramów Simulinka w uk¿ady asynchroniczne. Jest ono oparte na ¿rodowisku CodeSimulink co-design, narz¿dziu opracowanym na Politecnico di Torino, zdolnym do konwersji diagramów Simulinka na implementacje synchroniczne. ¿rodowisko to zostäo rozszerzone na dwa ró¿ne sposoby w celu zintegrowania go z konwencjonalnymi przep¿ywami FPGA i ASIC. System generowany dla uk¿adów FPGA jest oparty na implementacji bundled-data, która wymaga szczególnej uwagi zarówno podczas syntezy jak i rozmieszczania w celu zachowania poprawno¿ci uk¿adu. Diagramy Simulink s¿ kompilowane do standardowego j¿zyka VHDL i syntezowane za pomoc¿ konwencjonalnych narz¿dzi dostarczanych przez producentów uk¿adów scalonych. Uzyskany kod jest ograniczony do unikania niepo¿¿danych optymalizacji syntezy oraz do implementacji "regionu ekwipotencjalnego" niezb¿dnego do syntezy poprawnych projektów samowyzwalaj¿cych. Implementacja ASIC wykorzystuje Timeless Design Environment firmy Handshake Solutions, komercyjny ¿äcuch narz¿dzi zdolny do syntezy specyfikacji Haste do asynchronicznej logiki. Testy eksperymentalne wykazäy dobre wyniki generuj¿c mniejsze obwody nawet ni¿ kod pisany r¿cznie.