Esplorazione architettonica nelle reti su chip (NoC)

Gli utenti di oggi richiedono sistemi embedded ad alte prestazioni in grado di fornire elevati livelli di potenza di calcolo. Lo sviluppo di sistemi embedded pone un problema di progettazione perché questi sistemi devono trovare un compromesso tra le loro capacità (potenza di calcolo, dinamismo) e i vincoli dei sistemi embedded (area del silicio, consumo di energia). La soluzione al problema della potenza di calcolo è il passaggio ai sistemi multiprocessore (MPSoC). Inoltre, sono state sviluppate le reti su chip (NOC) per far fronte alle limitazioni di intercomunicazione come bus, bus gerarchici e bus punto-punto. L'infrastruttura di interconnessione basata su Network-on-Chip (NoC) sta diventando l'approccio preferito per facilitare la comunicazione tra gli elementi di elaborazione (PE) nei MPSoC. È più efficiente integrare diversi piccoli processori specializzati o non specializzati interconnessi da una rete su chip (NoC) che sia più efficiente dal punto di vista energetico e del silicio piuttosto che aumentare le prestazioni di un singolo processore. L'obiettivo di questo lavoro è fornire una panoramica sull'esplorazione architettonica dei NoC.